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机译:降低待机模式下亚阈值泄漏功率的新型混合数字电路设计技术
Manish Kumar; Md. Anwar Hussain; Sajal K. Paul;
机译:基于改进的SOI CMOS技术的电路技术可有效减少待机亚阈值泄漏
机译:组合电路中亚阈值泄漏减少技术的短脉冲功率门控方法的重新设计
机译:使用基于VHDL的技术估算数字CMOS电路中的动态泄漏功率。
机译:具有混合CMOS /忆阻器电路的Hopfield网络模数转换器的建模和实验演示
机译:用于在待机模式下减少亚阈值泄漏功率的新型混合式数字电路设计技术
机译:通过使低电源电压小于一个设备晶体管的阈值电压的两倍来减少电池供电设备中的睡眠模式下阈值泄漏
机译:内部电源电压产生电路在待机模式下具有减小的泄漏电流
机译:内部电源电压发生电路,待机状态下的漏电流减少
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